D램 메모리는 크기가 작아질수록 성능과 효율이 높아지는 특성이 있다. AI 등장 이후 빠른 연산이 필요로 하면서 업계는 초미세 공정 개발에 적극 뛰어들고 있다.
 |
SK하이닉스 1c DDR5 D램. SK하이닉스 제공 |
<이미지를 클릭하시면 크게 보실 수 있습니다> |
30일 업계에 따르면 SK하이닉스는 세계 최초로 현존 D램 중 가장 미세화된 10나노미터(㎚·10억분의 1m)급 6세대(1c) 기술 개발을 마쳤다.
반도체 업계는 10나노대 D램부터 알파벳 기호를 붙여 세대를 구분하고 있다. 1c는 1x(1세대), 1y(2세대), 1z(3세대), 1a(4세대), 1b(5세대)를 잇는 차세대 공정 기술인 의미다.
앞서 5세대 1b 제품은 지난해 5월 삼성전자가 SK하이닉스보다 먼저 양산에 들어갔다. SK하이닉스는 이번 6세대 개발을 통해 D램 시장에서 승부를 보겠다는 의지다.
삼성전자와 SK하이닉스의 D램 개발 경쟁이 한층 더 치열해질 전망이다.
삼성전자와 SK하이닉스가 D램 차세대 공정 개발에 적극 나서는 이유는 미세화 수준을 높여 성능과 효율을 높이기 위함이다.
반도체는 크기가 작아질수록 집적도가 높아지고, 전자의 이동 거리가 짧아진다. 특히 웨이퍼 한 장당 더 많은 칩을 생산할 수 있어 원가를 절감할 수 있다.
SK하이닉스 측은 이번에 개발한 1c의 동작속도가 이전 세대 대비 11% 빨라지고 전력효율은 9% 이상 개선됐다고 밝혔다. 또 1b 대비 생산성은 30% 이상 향상됐다는 설명이다.
삼성전자도 이미 연내 1c D램을 양산한다고 밝힌 바 있다. 양산 시점은 내년 양산을 예고한 SK하이닉스보다 빠를 수도 있다는 업계 전망이다.
이재용 삼성전자 회장은 지난 4월 독일 오버코헨에 위치한 자이스(ZEISS) 본사를 방문해 EUV(극자외선) 노광장비를 적용한 1c D램 양산 등에 대한 양사 협력 강화 방안을 논의한 바 있다. 미국 마이크론도 자사 최초로 EUV 노광장비를 활용한 1c D램을 개발 중이다.
다만 미세화 한계 돌파가 어디까지 가능할지는 미지수다. D램 미세화 공정이 100나노급 이하에 진입한 이후 업계는 1~2년마다 10나노 이상씩 선폭을 줄이는 데 성공했으나 한계점에 가까워 지면서 기술 개발 진척이 더딘 상황이다.
D램 업계는 이번이 10나노급 6세대 공정으로, 2026년이 돼야 10나노급 7세대(1d·11나노 수준)로 진입할 것으로 보고 있다.
업계에서는 10나노 이하 D램에서 칩을 수직으로 쌓아 집적도를 높이는 3D(3차원) 신구조가 도입될 것으로 예상하고 있다. 이를 통해 단일 칩에서 100Gb 이상으로 용량을 확장가능하다.
김범수 기자 sway@segye.com
ⓒ 세상을 보는 눈, 세계일보
이 기사의 카테고리는 언론사의 분류를 따릅니다.
기사가 속한 카테고리는 언론사가 분류합니다.
언론사는 한 기사를 두 개 이상의 카테고리로 분류할 수 있습니다.
언론사는 한 기사를 두 개 이상의 카테고리로 분류할 수 있습니다.
