삼성전자, 로드맵에 4나노 추가…"반도체 미세공정 한계 극복"

美 산타클라라서 파운드리 포럼 개최…향후 로드맵 공개
EUV 장비 활용해 7나노 개발…향후 4나노까지 미세화
FD-SOI 공정도 추가…사물인터넷 반도체 등 품종 다변화

삼성전자 엑시노스9(8895)

[아시아경제 강희종 기자]삼성전자가 반도체 미세공정을 4나노미터(nm·10억분의 1m))까지 낮추겠다고 발표했다. 이에 따라 전세계 파운드리 기업간 미세공정 경쟁이 더욱 격해질 전망이다.

삼성전자는 24일(현지시간) 미국 산타클라라에서 주요 고객사를 초청 '2017 파운드리포럼'을 열고 향후 로드맵을 공개했다.

이 자리에서 삼성전자는 새로운 로드맵에 8나노, 7나노, 6나노, 4나노까지 공정을 미세화하고 완전 공핍형 실리콘-온-인슐레이터(FD-SOI:Fully Depleted Silicon On Insulator, FD-SOI) 공정을 새로 도입한다고 밝혔다.

삼성전자는 지난해 10월 업계 최초로 10나노 공정으로 양산하는데 성공했다. 이어 올해 4월에는 10나노 2세대 공정(10 LPP, Low Power Plus)을 개발하는데 성공했다. 삼성전자는 자사 엑시노스9과 퀄컴의 스냅드래곤835를 생산하는데 10나노 공정을 적용하고 있다.

삼성전자는 극자외선 노광 장비(EUV)를 활용하지 않고 8나노 LPP까지 미세화를 이루겠다고 밝혔다. 삼성은 EUV 기술을 이용해 반도체 업계 최초로 7나노 공정을 선보이겠다고 밝혔다. 삼성전자는 "ASML과 협업을 통해 EUV를 도입할 계획"이라며 "무어의 법칙의 한계를 극복하면서 한 자릿수 나노미터 반도체 시대를 개척할 것"이라고 설명했다.

삼성선자는 6나노와 5나노까지 공정을 미세화한 이후에는 차세대 MBCFET( Multi Bridge Channel FET) 공정을 활용해 4나노 LPP까지 미세화할 계획이라고 밝혔다.

MBCFET은 핀펫(FinFET) 구조의 물리적 한계를 극복하기 위해 삼성전자가 독자 개발한 GAAFET(Gate All Around FET) 기술이다. 핀펫(FinFET) 구조의 물리적 한계를 극복하기 위해 나노시트(Nanosheet)를 사용한다.

삼성전자는 또한 사물인터넷(IoT)에 적합한 FD-SOI 기술을 점진적으로 확대할 계획이며 차세대 18나노 FD-SOI 기술도 선보이겠다고 밝혔다.

FD-SOI는 웨이퍼 위에 산화막을 형성해 소자에서 발생하는 누설 전류를 줄여주는 기술이다. 최근 저전력 사물인터넷 반도체가 부각되면서 다시 주목받고 있다. FD-SOI는 핀펫보다 제조 비용이 적고 전력 소모 측면에서 유리하다.

삼성전자가 FD-SOI 공정을 도입한 것은 애플리케이션 프로세서(AP)이외에 사물인터넷 등 품종을 다변화하기 위한 차원으로 풀이된다.

한편 이번 행사는 삼성전자가 이달초 파운드리사업팀을 파운드리사업부로 승격한 후 처음 열리는 행사다.

강희종 기자 mindle@asiae.co.kr
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