'IEEE VLSI' 학술대회서 4F²VG 플랫폼·3D D램 등 제시
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차선용 SK하이닉스 미래기술연구원장. SK하이닉스 제공 |
SK하이닉스가 반도체 관련 학술대회인 'IEEE VLSI 심포지엄 2025'에서 '4F²(4F Square) VG(Vertical Gate) 플랫폼'과 '3D D램' 등 차세대 D램 기술 로드맵을 발표했다.
차선용 SK하이닉스 미래기술연구원장(CTO)은 10일 일본 교토에서 열린 해당 학술대회에서 기조연설을 통해 '지속 가능한 미래를 위한 D램 기술의 혁신 주도'라는 주제로 이 같은 내용을 발표했다.
IEEE VLSI 심포지엄은 반도체 회로·공정 기술 분야에서 세계적인 권위를 인정받는 학술대회로, 차세대 반도체, AI(인공지능) 칩 등 첨단 연구성과가 발표되는 행사다.
차 CTO는 이 자리에서 "현재의 테크 플랫폼을 적용한 미세 공정은 점차 성능과 용량을 개선하기 어려운 국면에 접어들고 있다"며 "이를 극복하기 위해 10나노 이하에서 구조와 소재, 구성 요소의 혁신을 바탕으로 4F²VG 플랫폼과 3D D램 기술을 준비해 기술적 한계를 돌파하겠다"고 말했다.
4F²VG 플랫폼은 D램의 셀 면적을 최소화하고 수직 게이트 구조를 통해 고집적, 고속, 저전력 D램 구현을 가능하게 하는 차세대 메모리 기술이다. D램은 셀 단위로 데이터를 저장하는데, F²는 이 셀 하나가 차지하는 면적을 의미한다. 현재는 6F² 셀이 일반적이지만, 4F² 셀과 함께 회로부를 셀 영역 아래로 배치하는 웨이퍼 본딩 기술을 적용하면 셀 효율은 물론, 전기적 특성까지 개선되는 효과를 기대할 수 있다는 게 SK하이닉스의 설명이다.
차 CTO는 3D D램도 차세대 D램 기술의 핵심 축으로 제시했다. 업계에서는 이 기술의 제조 비용이 적층 수에 비례해 증가할 수 있다는 관측도 있지만 SK하이닉스는 기술 혁신을 통해 이를 극복하겠다는 계획이다. D램 구성 요소 전반에 대한 기술 고도화로 성장 동력을 확보하는 한편, 향후 30년 간 D램 기술 진화를 지속할 수 있는 기반을 구축하겠다는 것이다.
차 CTO는 "2010년 전후만 하더라도 D램 기술은 20나노가 한계라는 전망이 많았으나 지속적인 기술 혁신을 통해 현재에 이르게 됐다"며 "앞으로 D램 기술 개발에 참여할 젊은 엔지니어들의 이정표가 될 중장기 기술 혁신 비전을 제시하고, 업계와 함께 협력해 D램의 미래를 현실로 만들어 가겠다"고 밝혔다.
한편 학술대회 행사 마지막 날인 오는 12일에는 SK하이닉스 차세대 D램 태스크포스 담당자인 박주동 부사장이 발표자로 나선다. 이 자리에선 웨이퍼 본딩 기술 등을 적용해 D램의 전기적 특성을 확인한 최신 연구 결과도 공개될 예정이다.
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