화웨이, 미국 제재 불구…3나노 공정 기술 계획 공개

[AI리포터]

화웨이 기린 프로세서 [사진: 하이실리콘]

[디지털투데이 AI리포터] 화웨이가 자체 정렬 쿼드러플 패터닝(SAQP) 리소그래피를 사용하는 3나노(nm)급 칩 제작 공정 특허를 출원했다고 29일(현지시간) IT매체 폰아레나가 보도했다.

앞서 화웨이와 SMIC는 올해 초 고급 마이크로칩을 생산하기 위한 SAQP 리소그래피 방법에 대한 5nm급 칩 제작 공정 특허를 출원한 바 있다. 그런데 이번 출원으로 화웨이가 3나노급 제조 기술에도 4중 패터닝을 사용할 것이라는 기대감이 나오고 있는 것.

화웨이의 협력사인 정부 지원 칩 제조 장비 개발업체 시캐리어(SiCarrier)도 멀티 패터닝 기술에 대한 특허를 획득하며 SMIC가 차세대 노드에 해당 기술을 사용할 계획임을 확인했다고 매체는 보도했다.

기술 전문가들은 화웨이와 SAQP를 통해 중국이 5나노급 칩을 제조할 수 있다고 전하면서도 극자외성 리소그래피(EUV)장비는 이러한 노드를 넘어서는 경쟁력이 필요하다고 입을 모았다.

다만 SAQP를 사용하는 5나노 또는 3나노 칩 비용은 매우 높아 상용 장치에서의 실현 가능성은 낮은 수준이라고 매체는 부연했다.

한편 미국은 중국에 대한 강력한 수출 규제의 일환으로 미국 기술을 사용하는 파운드리가 화웨이에 최첨단 칩을 공급하는 것을 금지한 바 있다.

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