TSMC, 내년 하반기 7nm 대량 양산...시놉시스와 연내 공정 테스트 완료

TSMC가 10nm 공정에 이어 내년 하반기 7nm 공정 대량 양산을 기정사실화 했다. 협력업체인 시놉시스(Synopsys)는 TSMC의 7nm 핀펫(FinFET) 공정 IP 조합 테스트를 완료했다고 밝혔다.

시놉시스는 TSMC의 7nm 공정 기술에 대해 디자인웨어(DesignWare) 기초 및 PHY IP 조합 테스트 칩을 완성했으며 로지컬 베이스와 임베디드식 메모리, 임베디드식 테스트 및 복원, USB 3.1 / 2.0, USB 3.1/DisplayPort 1.4, DDR4/3, 미피(MIPI) D-PHY, PCI 익스프레스(Express) 4.0/3.1, 이더넷, SATA 6G 등을 모두 포함했다고 밝혔다.

TSMC가 7nm 공정 양산을 위한 협력업체와의 테스트에 속도를 내고 있다. (이미지=시놉시스)

나머지 디자인웨어 IP 즉 LPDDR4x, HBM2와 MIPI M-PHY는 연내 테스트를 완료할 계획이다.

16FF+ 공정과 비교했을 때 TSMC의 7nm 공정은 설계 인력으로 하여금 에너지 소모를 60% 낮추면서 효능은 35% 높일 수 있게 한다. TSMC의 최신 7nm 공정 IP 조합을 위해 시놉시스가 설계 목표에 다다를 수 있도록 지원하면서 자동차용과 연산 애플리케이션용 제품의 전력 소모량을 낮추고 효율은 높일 수 있게 한다.

TSMC 7nm 공정에 적용되는 디자인웨이 기초 및 유저인터페이스(UI) IP 조합은 이미 출시됐다. STAR 메모리 시스템 솔루션도 이미 TSMC 공정 기술에 적용할 수 있다.

이달 11일 자일링스, ARM, 케이던스 디자인 시스템과 TSMC가 공동으로 글로벌 첫 CCIX(Cache Coherent Interconnect for Accelerators)를 만들겠다고 선언한 바 있다. TSMC의 7nm 핀펫 공정 기술을 채용해 내년 정식 양산에 돌입할 예정이다.

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